基板雑音解析回路モデル生成・解析フロー

モデル作成・解析手順

1. レイアウト情報（GDSII），回路情報（アナログ：SPICEネットリスト，デジタル：Verilog記述）を入力する．
2. GDSからグランド配線を抽出し，Si基板の抵抗メッシュに載せてF行列演算でノード数を2桁減少させる．
3. 論理シミュレーションにより，デジタル回路の発生する雑音をTSDPCでモデル化する．
4. 基板モデル，アナログ回路，論理回路を統合し，実装回路素子を追加する．
5. システムレベルのモデルが完成する．
6. 回路シミュレータでAC，TRAN解析をする．
7. 雑音波形，雑音伝搬（減衰）マップ，雑音スペクトラムなどを算出する．

チップレベル雑音解析モデル

モデル化（1）

• 赤線：初期設定メッシュ
• 緑線：抽出したグランド

雑音電圧をシミュレーションする．ノードは観測点として指定して，削減しない．この例では40804ノードを170ノードに削減している．

ボードレベル雑音解析モデル

モデル化（2）

CMOS論理回路の寄生容量の充放電を考慮．寄生容量値が動作ベクトルで変わる．
配線のインピーダンスとして，パッケージのリード，PCB上のパターン，チップ上のメタル配線を考慮．高周波領域ではインダクタンスが支配的になる．